SPC5634MF2MLQ80 32-bitowe mikrokontrolery — MCU NXP 32-bitowy MCU, rdzeń Power Arch, 1,5 MB Flash, 80 MHz, -40/+125 stopni C, klasa motoryzacyjna, QFP 144
♠ Opis produktu
| Atrybut produktu | Wartość atrybutu |
| Producent: | NXP |
| Kategoria produktu: | 32-bitowe mikrokontrolery - MCU |
| RoHS: | Detale |
| Seria: | MPC5634M |
| Styl montażu: | SMD/SMT |
| Opakowanie/sprawa: | LQFP-144 |
| Rdzeń: | e200z3 |
| Rozmiar pamięci programu: | 1,5MB |
| Rozmiar pamięci RAM: | 94kB |
| Szerokość magistrali danych: | 32-bitowy |
| Rozdzielczość ADC: | 2 x 8 bitów/10 bitów/12 bitów |
| Maksymalna częstotliwość zegara: | 80MHz |
| Liczba wejść/wyjść: | 80 we/wy |
| Napięcie zasilania — min.: | 1,14 V |
| Napięcie zasilania — maks.: | 1,32 V |
| Minimalna temperatura pracy: | - 40 C |
| Maksymalna temperatura robocza: | + 150 C |
| Kwalifikacja: | AEC-Q100 |
| Opakowanie: | Taca |
| Napięcie zasilania analogowego: | 5,25 V |
| Marka: | Półprzewodniki NXP |
| Rodzaj pamięci RAM: | SRAM |
| Napięcie wejścia/wyjścia: | 5,25 V |
| Wrażliwy na wilgoć: | Tak |
| Produkt: | MCU |
| Rodzaj produktu: | 32-bitowe mikrokontrolery - MCU |
| Typ pamięci programu: | Błysk |
| Fabryczna ilość w opakowaniu: | 60 |
| Podkategoria: | Mikrokontrolery - MCU |
| Zegary kontrolne: | Zegar stróżujący |
| Część # Aliasy: | 935311091557 |
| Masa jednostkowa: | 1,319 gr |
♠ Mikrokontrolery 32-bitowe - MCU
Te 32-bitowe mikrokontrolery samochodowe to rodzina układów typu system-on-chip (SoC), które zawierają wszystkie funkcje rodziny MPC5500 oraz wiele nowych funkcji w połączeniu z wysokowydajną technologią CMOS 90 nm, co zapewnia znaczną redukcję kosztów przypadających na funkcję i znaczące poprawa wydajności.Zaawansowany i ekonomiczny rdzeń procesora hosta tej rodziny sterowników samochodowych jest oparty na technologii Power Architecture®.Ta rodzina zawiera ulepszenia, które poprawiają dopasowanie architektury do aplikacji wbudowanych, obejmuje dodatkową obsługę instrukcji dla cyfrowego przetwarzania sygnału (DSP), integruje technologie, takie jak ulepszony procesor czasu, ulepszony konwerter analogowo-cyfrowy z kolejką, sieć Controller Area Network i udoskonalony modułowy system wejścia-wyjścia - który jest ważny dla dzisiejszych zastosowań układów napędowych niższej klasy.Ta rodzina urządzeń jest w pełni kompatybilnym rozszerzeniem rodziny MPC5500 firmy Freescale.Urządzenie ma jeden poziom hierarchii pamięci, składający się z maksymalnie 94 KB wbudowanej pamięci SRAM i do 1,5 MB wewnętrznej pamięci flash.Urządzenie posiada również interfejs magistrali zewnętrznej (EBI) do „kalibracji”.Ten zewnętrzny interfejs magistrali został zaprojektowany do obsługi większości standardowych pamięci używanych z rodzinami MPC5xx i MPC55xx.
• Parametry operacyjne
— Praca w pełni statyczna, 0 MHz–80 MHz (plus 2% modulacja częstotliwości — 82 MHz)
— Zakres roboczy temperatury złącza od –40 ℃ do 150 ℃
— Konstrukcja o niskim poborze mocy
– Straty mocy poniżej 400 mW (nominalnie)
– Zaprojektowany do dynamicznego zarządzania zasilaniem rdzenia i urządzeń peryferyjnych
– Sterowane oprogramowaniem bramkowanie zegara urządzeń peryferyjnych
– Tryb zatrzymania przy niskim poborze mocy, z zatrzymanymi wszystkimi zegarami
— Wykonane w procesie 90 nm
— Wewnętrzna logika 1,2 V
— Pojedynczy zasilacz 5,0 V -10%/+5% (4,5 V do 5,25 V) z wewnętrznym regulatorem zapewniającym 3,3 V i 1,2 V dla rdzenia
— Piny wejściowe i wyjściowe z zakresem 5,0 V -10%/+5% (4,5 V do 5,25 V)
– poziomy przełączania 35%/65% VDDE CMOS (z histerezą)
– Wybieralna histereza
– Możliwość wyboru kontroli szybkości narastania
— Piny Nexusa zasilane napięciem 3,3 V
— Zaprojektowany z wykorzystaniem technik redukcji zakłóceń elektromagnetycznych
- Pętla synchronizacji fazowej
– Modulacja częstotliwości częstotliwości zegara systemowego
– Pojemność obejściowa na chipie
- Możliwość wyboru szybkości narastania i siły napędu
• Wysokowydajny procesor rdzeniowy e200z335
— 32-bitowy model programisty Power Architecture Book E
— Udoskonalenia kodowania o zmiennej długości
– Umożliwia opcjonalnie kodowanie zestawu instrukcji Power Architecture w mieszanych instrukcjach 16- i 32-bitowych
– Powoduje mniejszy rozmiar kodu
— Pojedynczy problem, 32-bitowy procesor zgodny z technologią Power Architecture
— Egzekucja nakazowa i przejście na emeryturę
— Precyzyjna obsługa wyjątków
— Jednostka przetwarzająca oddział
– Dedykowany dodatek do obliczania adresów oddziałów
– Przyspieszenie rozgałęzienia za pomocą bufora instrukcji Branch Lookahead
— Załaduj/przechowuj jednostkę
– Jednocyklowe opóźnienie obciążenia
– W pełni rurociągowy
– Wsparcie Big i Little Endian
– Źle wyrównane wsparcie dostępu
– Zero pęcherzyków potoku przy obciążeniu do użycia
— Trzydzieści dwa 64-bitowe rejestry ogólnego przeznaczenia (GPR)
— Jednostka zarządzania pamięcią (MMU) z 16-wejściowym w pełni asocjacyjnym buforem translacji (TLB)
— Oddzielna magistrala instrukcji i magistrala ładowania/zapisywania
— Obsługa przerwań wektorowych
— Opóźnienie przerwania < 120 ns przy 80 MHz (mierzone od żądania przerwania do wykonania pierwszej instrukcji obsługi wyjątków przerwania)
