SPC5634MF2MLQ80 32-bitowe mikrokontrolery – MCU NXP 32-bitowy MCU, rdzeń Power Arch, pamięć Flash 1,5 MB, 80 MHz, -40/+125 stopni Celsjusza, klasa samochodowa, QFP 144
♠ Opis produktu
| Atrybut produktu | Wartość atrybutu |
| Producent: | NXP |
| Kategoria produktu: | Mikrokontrolery 32-bitowe - MCU |
| RoHS: | Bliższe dane |
| Szereg: | MPC5634M |
| Styl montażu: | SMD/SMT |
| Opakowanie/Sprawa: | LQFP-144 |
| Rdzeń: | e200z3 |
| Rozmiar pamięci programu: | 1,5 MB |
| Rozmiar pamięci RAM danych: | 94 kB |
| Szerokość magistrali danych: | 32 bit |
| Rozdzielczość ADC: | 2 x 8 bitów/10 bitów/12 bitów |
| Maksymalna częstotliwość zegara: | 80MHz |
| Liczba wejść/wyjść: | 80 wejść/wyjść |
| Napięcie zasilania - min: | 1,14 V |
| Napięcie zasilania - maks.: | 1,32 V |
| Minimalna temperatura pracy: | -40 stopni Celsjusza |
| Maksymalna temperatura pracy: | + 150 stopni Celsjusza |
| Kwalifikacja: | AEC-Q100 |
| Opakowanie: | Taca |
| Napięcie zasilania analogowego: | 5,25 V |
| Marka: | Półprzewodniki NXP |
| Typ pamięci RAM: | Pamięć RAM |
| Napięcie wejścia/wyjścia: | 5,25 V |
| Wrażliwość na wilgoć: | Tak |
| Produkt: | MCU |
| Typ produktu: | Mikrokontrolery 32-bitowe - MCU |
| Typ pamięci programu: | Błysk |
| Ilość w opakowaniu fabrycznym: | 60 |
| Podkategoria: | Mikrokontrolery - MCU |
| Timery Watchdog: | Zegar Watchdog |
| Część # Aliasy: | 935311091557 |
| Waga jednostkowa: | 1,319 grama |
♠ Mikrokontrolery 32-bitowe - MCU
Te 32-bitowe mikrokontrolery samochodowe to rodzina urządzeń system-on-chip (SoC), które zawierają wszystkie funkcje rodziny MPC5500 i wiele nowych funkcji połączonych z technologią CMOS 90 nm o wysokiej wydajności, aby zapewnić znaczną redukcję kosztów na funkcję i znaczną poprawę wydajności. Zaawansowany i ekonomiczny rdzeń procesora hosta tej rodziny kontrolerów samochodowych jest zbudowany w technologii Power Architecture®. Ta rodzina zawiera ulepszenia, które poprawiają dopasowanie architektury do aplikacji wbudowanych, obejmuje dodatkowe wsparcie instrukcji dla cyfrowego przetwarzania sygnału (DSP), integruje technologie — takie jak ulepszona jednostka procesora czasu, ulepszony przetwornik analogowo-cyfrowy w kolejce, sieć Controller Area Network i ulepszony modułowy system wejścia-wyjścia — które są ważne dla dzisiejszych aplikacji układów napędowych niższej klasy. Ta rodzina urządzeń jest w pełni kompatybilnym rozszerzeniem rodziny MPC5500 firmy Freescale. Urządzenie ma jeden poziom hierarchii pamięci składający się z maksymalnie 94 KB pamięci SRAM na układzie i maksymalnie 1,5 MB wewnętrznej pamięci flash. Urządzenie ma również zewnętrzny interfejs magistrali (EBI) do „kalibracji”. Ten zewnętrzny interfejs magistrali został zaprojektowany do obsługi większości standardowych pamięci używanych w rodzinach MPC5xx i MPC55xx.
• Parametry pracy
— Praca w pełni statyczna, 0 MHz–80 MHz (plus 2% modulacji częstotliwości – 82 MHz)
— Zakres temperatur roboczych złącza –40 ℃ do 150 ℃
— Konstrukcja o niskim poborze mocy
– Moc rozpraszana poniżej 400 mW (nominalna)
– Zaprojektowany do dynamicznego zarządzania energią rdzenia i urządzeń peryferyjnych
– Bramkowanie zegara urządzeń peryferyjnych sterowane programowo
– Tryb zatrzymania przy niskim poborze mocy, w którym wszystkie zegary są zatrzymane
— Wykonane w procesie 90 nm
— 1,2 V logika wewnętrzna
— Pojedynczy zasilacz 5,0 V -10%/+5% (4,5 V do 5,25 V) z wewnętrznym regulatorem zapewniającym 3,3 V i 1,2 V dla rdzenia
— Piny wejściowe i wyjściowe o zakresie 5,0 V -10％/+5% (4,5 V do 5,25 V)
– 35%/65% poziomów przełączania VDDE CMOS (z histerezą)
– Wybieralna histereza
– Możliwość wyboru kontroli szybkości narastania
— Piny Nexus zasilane napięciem 3,3 V
— Zaprojektowano z wykorzystaniem technik redukcji EMI
– Pętla synchronizacji fazowej
– Modulacja częstotliwości zegara systemowego
– Pojemność obejścia na chipie
– Możliwość wyboru szybkości narastania i siły napędu
• Wysokowydajny procesor rdzeniowy e200z335
— 32-bitowa architektura Power Architecture Book E model programisty
— Ulepszenia kodowania o zmiennej długości
– Umożliwia opcjonalne kodowanie zestawu instrukcji Power Architecture w mieszanych instrukcjach 16- i 32-bitowych
– Rezultatem jest mniejszy rozmiar kodu
— Pojedynczy problem, procesor zgodny z technologią Power Architecture 32-bitową
— Realizacja w kolejności i wycofanie
— Precyzyjna obsługa wyjątków
— Jednostka przetwarzania oddziałów
– Dodatek do obliczenia adresu dedykowanego oddziału
– Przyspieszenie rozgałęzienia przy użyciu bufora instrukcji Branch Lookahead
— Jednostka załadunkowa/przechowywania
– Opóźnienie obciążenia jednego cyklu
– W pełni potokowy
– Obsługa formatu Big i Little Endian
– Nieprawidłowo wyrównane wsparcie dostępu
– Brak pęcherzyków powietrza w rurociągu, które mogłyby zostać wykorzystane
— Trzydzieści dwa 64-bitowe rejestry ogólnego przeznaczenia (GPR)
— Jednostka zarządzania pamięcią (MMU) z 16-wpisowym buforem wyszukiwania równoległego z pełnym asocjacyjnym tłumaczeniem (TLB)
— Oddzielna magistrala instrukcji i magistrala ładowania/zapisywania
— Obsługa przerwań wektorowych
— Opóźnienie przerwania < 120 ns przy 80 MHz (mierzone od żądania przerwania do wykonania pierwszej instrukcji obsługi wyjątku przerwania)
