LCMXO2-4000HC-4TG144C Programowalna przez użytkownika macierz bramek 4320 LUT 115 IO 3,3 V 4 Spd
♠ Opis produktu
| Atrybut produktu | Wartość atrybutu |
| Producent: | Krata |
| Kategoria produktu: | FPGA — programowalna przez użytkownika macierz bramek |
| RoHS: | Detale |
| Seria: | LCMXO2 |
| Liczba elementów logicznych: | 4320 LE |
| Liczba wejść/wyjść: | 114 we/wy |
| Napięcie zasilania — min.: | 2,375 V |
| Napięcie zasilania — maks.: | 3,6 V |
| Minimalna temperatura pracy: | 0 C |
| Maksymalna temperatura robocza: | + 85 C |
| Prędkość transmisji danych: | - |
| Liczba nadajników: | - |
| Styl montażu: | SMD/SMT |
| Opakowanie / etui: | TQFP-144 |
| Opakowanie: | Taca |
| Marka: | Krata |
| Rozproszona pamięć RAM: | 34 kbit |
| Wbudowana blokowa pamięć RAM — EBR: | 92 kbit |
| Maksymalna częstotliwość robocza: | 269MHz |
| Wrażliwy na wilgoć: | Tak |
| Liczba bloków tablicy logicznej - LAB: | 540 LABORATORIUM |
| Prąd zasilania operacyjnego: | 8,45 mA |
| Robocze napięcie zasilania: | 2,5 V/3,3 V |
| Rodzaj produktu: | FPGA — programowalna przez użytkownika macierz bramek |
| Fabryczna ilość w opakowaniu: | 60 |
| Podkategoria: | Programowalne układy logiczne |
| Całkowita pamięć: | 222 kbit |
| Nazwa handlowa: | MachXO2 |
| Masa jednostkowa: | 0,046530 uncji |
1. Elastyczna architektura logiczna
Sześć urządzeń z 256 do 6864 LUT4 i od 18 do 334we/wy
2. Urządzenia o bardzo niskim poborze mocy
Zaawansowany proces 65 nm o niskim zużyciu energii
Moc zaledwie 22 μW w trybie czuwania
Programowalne wejścia/wyjścia różnicowe o niskim skoku
Tryb gotowości i inne opcje oszczędzania energii
3. Pamięć wbudowana i rozproszona
Do 240 kbitów wbudowanej blokowej pamięci RAM sysMEM™
Do 54 kbitów rozproszonej pamięci RAM
Dedykowana logika sterowania FIFO
4. Wbudowana pamięć flash użytkownika
Do 256 kbitów pamięci flash użytkownika
100 000 cykli zapisu
Dostępne przez WISHBONE, SPI, I2C i JTAGinterfejsy
Może być używany jako procesor programowy PROM lub jako Flashpamięć
5. Wstępnie zaprojektowana synchronizacja źródławe/wy
Rejestry DDR w komórkach I/O
Dedykowana logika przekładni
Przekładnia 7:1 dla wejść/wyjść wyświetlacza
Ogólne DDR, DDRX2, DDRX4
Dedykowana pamięć DDR/DDR2/LPDDR z DQSwsparcie
6. Wysokowydajny, elastyczny bufor we/wy
Programowalny bufor sysI/O™ obsługuje szeroki zakreszakres interfejsów:
LVCMOS 3,3/2,5/1,8/1,5/1,2
LVTTL
PCIe
LVDS, Bus-LVDS, MLVDS, RSDS, LVPECL
SSTL 25/18
HSTL 18
Emulacja MIPI D-PHY
Wejścia wyzwalające Schmitta, histereza do 0,5 V
I/O obsługuje hot socketing
Zakończenie różnicowe na chipie
Programowalny tryb pull-up lub pull-down
7. Elastyczne taktowanie na chipie
Osiem zegarów podstawowych
Maksymalnie dwa zegary brzegowe dla szybkich wejść/wyjśćinterfejsy (tylko górna i dolna strona)
Do dwóch analogowych PLL na urządzenie z ułamkowym nsynteza częstotliwości
Szeroki zakres częstotliwości wejściowych (od 7 MHz do 400MHz)
8. Nieulotne, nieskończenie rekonfigurowalne
Instant-on – włącza się w ciągu mikrosekund
Jednoukładowe, bezpieczne rozwiązanie
Programowalny przez JTAG, SPI lub I2C
Obsługuje programowanie w tle nieulotnychpamięć
Opcjonalny podwójny rozruch z zewnętrzną pamięcią SPI
9. Rekonfiguracja TransFR™
Aktualizacja logiki w terenie podczas działania systemu
10. Rozszerzona obsługa na poziomie systemu
Utwardzone funkcje na chipie: SPI, I2C,minutnik/licznik
Wbudowany oscylator o dokładności 5,5%.
Unikalny identyfikator TraceID do śledzenia systemu
Tryb programowania jednorazowego (OTP).
Pojedynczy zasilacz o przedłużonym działaniuzakres
Skanowanie granic IEEE Standard 1149.1
Programowanie w systemie zgodne z IEEE 1532
11. Szeroki zakres opcji pakietu
TQFP, WLCSP, ucBGA, csBGA, caBGA, ftBGA,Opcje pakietu fpBGA, QFN
Opcje pakietu o niewielkich gabarytach
Tak małe jak 2,5 mm x 2,5 mm
Obsługiwana migracja gęstości
Zaawansowane opakowanie bezhalogenowe
