LCMXO2-2000HC-4BG256C FPGA — programowalna przez użytkownika macierz bramek 2112 tablic LUT 207 we/wy 3,3 V 4 szybkości
♠ Opis produktu
| Atrybut produktu | Wartość atrybutu |
| Producent: | Krata |
| Kategoria produktu: | FPGA — programowalna przez użytkownika macierz bramek |
| RoHS: | Detale |
| Seria: | LCMXO2 |
| Liczba elementów logicznych: | 2112 LE |
| Liczba wejść/wyjść: | 206 we/wy |
| Napięcie zasilania — min.: | 2,375 V |
| Napięcie zasilania — maks.: | 3,6 V |
| Minimalna temperatura pracy: | 0 C |
| Maksymalna temperatura robocza: | + 85 C |
| Prędkość transmisji danych: | - |
| Liczba nadajników: | - |
| Styl montażu: | SMD/SMT |
| Opakowanie / etui: | CABGA-256 |
| Opakowanie: | Taca |
| Marka: | Krata |
| Rozproszona pamięć RAM: | 16 kilobitów |
| Wbudowana blokowa pamięć RAM — EBR: | 74 kbit |
| Maksymalna częstotliwość robocza: | 269MHz |
| Wrażliwy na wilgoć: | Tak |
| Liczba bloków tablicy logicznej - LAB: | 264 LABORATORIUM |
| Prąd zasilania operacyjnego: | 4,8 mA |
| Robocze napięcie zasilania: | 2,5 V/3,3 V |
| Rodzaj produktu: | FPGA — programowalna przez użytkownika macierz bramek |
| Fabryczna ilość w opakowaniu: | 119 |
| Podkategoria: | Programowalne układy logiczne |
| Całkowita pamięć: | 170 kbitów |
| Nazwa handlowa: | MachXO2 |
| Masa jednostkowa: | 0,429319 uncji |
1. Elastyczna architektura logiczna
• Sześć urządzeń z od 256 do 6864 LUT4 i od 18 do 334 we/wy Urządzenia o bardzo niskim poborze mocy
• Zaawansowany proces 65 nm o niskim zużyciu energii
• Zaledwie 22 µW mocy w trybie czuwania
• Programowalne wejścia/wyjścia różnicowe o niskim skoku
• Tryb gotowości i inne opcje oszczędzania energii 2. Pamięć wbudowana i rozproszona
• Do 240 kbitów wbudowanej blokowej pamięci RAM sysMEM™
• Do 54 kbitów rozproszonej pamięci RAM
• Dedykowana logika sterowania FIFO
3. Wbudowana pamięć flash użytkownika
• Do 256 kbitów pamięci flash użytkownika
• 100 000 cykli zapisu
• Dostępne przez interfejsy WISHBONE, SPI, I2C i JTAG
• Może być używany jako procesor programowy PROM lub jako pamięć Flash
4. Wstępnie zaprojektowane źródłowe synchroniczne wejścia/wyjścia
• Rejestry DDR w komórkach I/O
• Dedykowana logika przekładni
• Przekładnia 7:1 dla wejść/wyjść wyświetlacza
• Ogólne DDR, DDRX2, DDRX4
• Dedykowana pamięć DDR/DDR2/LPDDR z obsługą DQS
5. Wysokowydajny, elastyczny bufor we/wy
• Programowalny bufor sysIO™ obsługuje szeroką gamę interfejsów:
– LVCMOS 3.3/2.5/1.8/1.5/1.2
– LVTTL
– PCI
– LVDS, Bus-LVDS, MLVDS, RSDS, LVPECL
– SSTL 25/18
– HSTL 18
– Wejścia wyzwalające Schmitta, histereza do 0,5 V
• We/wy obsługują hot socketing
• Wbudowane zakończenie różnicowe
• Programowalny tryb pull-up lub pull-down
6. Elastyczne taktowanie na chipie
• Osiem zegarów podstawowych
• Maksymalnie dwa zegary brzegowe dla szybkich interfejsów I/O (tylko górna i dolna strona)
• Do dwóch analogowych PLL na urządzenie z ułamkową syntezą częstotliwości
– Szeroki zakres częstotliwości wejściowych (od 7 MHz do 400 MHz)
7. Nieulotne, nieskończenie rekonfigurowalne
• Natychmiastowe włączanie
– uruchamia się w ciągu mikrosekund
• Jednoukładowe, bezpieczne rozwiązanie
• Programowalne przez JTAG, SPI lub I2 C
• Obsługuje programowanie w tle non-vola
8.pamięć kafelkowa
• Opcjonalny podwójny rozruch z zewnętrzną pamięcią SPI
9. Rekonfiguracja TransFR™
• Aktualizacja logiki w terenie podczas pracy systemu
10. Rozszerzona obsługa na poziomie systemu
• Utwardzone funkcje na chipie: SPI, I2 C, timer/licznik
• Wbudowany oscylator o dokładności 5,5%.
• Unikalny identyfikator TraceID do śledzenia systemu
• Tryb programowania jednorazowego (OTP).
• Pojedynczy zasilacz o rozszerzonym zasięgu działania
• Skanowanie granic zgodne ze standardem IEEE 1149.1
• Programowanie w systemie zgodne ze standardem IEEE 1532
11. Szeroki zakres opcji pakietu
• Opcje pakietów TQFP, WLCSP, ucBGA, csBGA, caBGA, ftBGA, fpBGA, QFN
• Opcje pakietu o niewielkich gabarytach
– Tak małe jak 2,5 mm x 2,5 mm
• Obsługiwana migracja gęstości
• Zaawansowane opakowanie bezhalogenowe
